ほとんどのコンピューターユーザーは、コンピューターを購入するときにパフォーマンスをあまり気にしません。 十分に高速で安価である限り、それで十分です。 彼らは、現在または前世代のCPUを搭載したコンピューターを購入し、0.5テラバイトに最も近い適切な量のストレージを探します。
CPU速度、コア数、またはRAM容量を探す人もいますが、それはそうなる傾向があります。 あなたが技術愛好家であれば、これらのことにもっと注意を払うかもしれないので、あなたはあなたが何を得ているのか、そしてそれが本当にお得かどうかを知っています。
コンピュータから最大のパフォーマンスを引き出す方法の1つは、高性能RAMを入手することです。 重要な派手な販売数は、DDR4-3200やDDR5-6400などのRAMのクロック速度です。 技術的には、その2番目の数値はクロック速度ではありません。 転送速度です。 DDR RAMはダブルデータレートであるため、これはクロック速度の2倍です。 それでも、マーケティング資料では、数値が大きいほど良い音がします。
その転送速度はRAMの帯域幅の尺度であるため、数値が大きいほど良いです。 ただし、RAMパフォーマンスの要因は帯域幅だけではありません。 レイテンシーは、それ以上ではないにしても、同じくらい重要です。
レイテンシーとは何ですか？
レイテンシーは、プロセスが開始されてから実際に発生するまでの遅延の尺度です。 簡単な例は、インターネット接続の「ping」です。 速度テストを実行したことがある場合は、ダウンロード速度とpingを確認したことがあります。 ダウンロード速度はインターネット帯域幅であり、pingはリクエストを行ってからサーバーがリクエストを受信するまでの待ち時間です。 多くのゲーマーが知っているように、インターネットの速度は関係ありません。 待ち時間が長いと、良い体験はできません。
高性能RAMは常にその速度をアドバタイズします。 多くの場合、レイテンシの少なくとも1つの特定の測定値をアドバタイズします。 レイテンシーの最も一般的で重要な測定値はCASレイテンシーであり、CLに短縮されることもあります。 製品の仕様をもう少し詳しく調べることで、一般的に主要な4つの主要なタイミングを見つけることができます。 これらは、tCL / tCAS（CASレイテンシー）、tRCD、tRP、およびtRASです。 これらのタイミングの後に、コマンドレートである5番目の数字が続く場合がありますが、これはわずかに異なり、通常は重要ではありません。
RAM操作の基本
これらの主要なタイミングを定義する前に、RAMが実際にどのように機能するかの基本を理解することが不可欠です。 RAM内のデータは列に格納され、一度に操作できるのは1つだけです。 列からの読み取りまたは列への書き込みを可能にするには、最初にその列が配置されている行を開く必要があります。 一度に開くことができる行は1つだけです。 RAMには複数のバンクが付属しています。 この場合、バンクごとに使用できる行は1つだけです。 一度に操作できる列は1つだけですが、2番目のバンクで2番目の行を開くと、次の読み取りまたは書き込み操作を効率的にキューに入れることができます。
タイミングは絶対値ではないことを理解することが重要です。 これらはクロックサイクルの単位であるため、実際にはRAM I/Oクロックの倍数です。 繰り返しになりますが、RAMはデータレートの2倍であり、アドバタイズされた速度の半分です。 特定のタイミングの実際のレイテンシーを決定するには、いくつかの計算を行う必要があります。 1 /（Ts / 2でアドバタイズされた転送速度）を実行して、1クロックサイクルの長さを秒単位で取得し、それに値を知りたいタイミング比を掛けることができます。 または、もっと簡単な時間を過ごしたいとします。 その場合、MTで2000 /アドバタイズされた転送速度を実行して、ナノ秒単位の単一クロックサイクルの長さを取得し、それにタイミング比を掛けることができます。
たとえば、2セットのRAM、DDR4-3000CL15とDDR4-3200CL16がある場合、（2000/3000）* 15と（2000/3200）* 16を実行して、両方のタイプの絶対CASレイテンシを検出できます。 RAMの10ナノ秒です。
一次タイミング
RAMの主要なタイミングは、通常、ダッシュで区切られた4つの数字のセットとして表されます。 時折、これらは最後に「1T」または「2T」のいずれかを伴うでしょう。 次の例では、最近の記事の2つのエントリの主要なタイミングを使用します。 2022年に最高のゲームRAM： G.スキルトライデントZロイヤルDDR43200CL16-18-18-38 そしてその G.スキルトライデントZ5RGBDDR5 6400 CL32-39-39-102. これらの例では、主要なタイミングはそれぞれ16-18-18-38と32-39-39-102です。 単一のクロックサイクルの時間は、それぞれ0.625ナノ秒と0.3125ナノ秒です。
ノート：これらのタイミングはすべて、読み取りまたは書き込みのすべての操作に影響しますが、以下の例では、物事を単純にするために読み取り操作のみを参照します。
CASレイテンシー
プライマリタイミングの最初の数値はCASレイテンシです。 これは通常、RAMをオーバークロックしようとしている場合に改善するための主要なタイミングです。 CASレイテンシは、CL、tCAS、またはtCLで表すこともでき、後者の2つはBIOSおよびその他の構成ユーティリティで見つかる可能性が高くなります。 CASはColumnAddressStrobeの略です。 技術的にはもはやストロボではありません。 ただし、このコマンドは、「ページヒット」と呼ばれる開いている行の列からデータを読み取ります。
tCLは、CAS命令が送信されてから、応答がI/Oバスを介して返され始めるまでのサイクル数の尺度です。 したがって、DDR4の例では、CASレイテンシは10ナノ秒です。 DDR5の例では、CASレイテンシも10ナノ秒です。
RASからCASへの遅延
プライマリタイミングの2番目のエントリは、RASからCASへの遅延です。 これは一般にtRCDとして示され、正確な値ではなく最小値です。 読み取り命令が入ったときに開いている行がない場合、これは「ページミス」と呼ばれます。 データを読み取るために列にアクセスするには、最初に行を開く必要があります。 RASはRowAccessStrobeの略です。 CASのように、名前が二日酔いのストロボではなくなりましたが、行を開くために発行されたコマンドの名前です。
RASからCASへの遅延は、開いているものがないと仮定した場合に、行を開くために必要なクロックサイクルの最小量です。 そのシナリオでデータを読み取れるようになるまでの時間は、tRCD+tCLです。 DDR4の例のtRCDは18、つまり11.25ナノ秒ですが、DDR5の例のtRCDは39で、12.1875ナノ秒になります。
行プリチャージ時間
3番目の主要なタイミングは行プリチャージ時間であり、通常はtRPに短縮されます。 この値は、別の種類のページミスがある場合に不可欠です。 この場合、右側の行は開いていませんが、別の行は開いています。 右側の行を開くには、最初に他の行を閉じる必要があります。 行を完了するプロセスは、プリチャージと呼ばれます。 これには、開いたときに読み取った行に値を書き込むことが含まれます。
行プリチャージ時間は、開いている行でプリチャージプロセスを完了するために必要な最小クロックサイクル数です。 このシナリオでは、セルからデータを読み取ることができる合計時間は、tRP + tRCD+tCLになります。 どちらの例でも、tRPの値はtRCDと同じであるため、それらが終了することは簡単にわかります。 同じ値でアップ：DDR4 tRPの場合は11.25ナノ秒、DDR5の場合は12.1875ナノ秒 tRP。
行のアクティブ化時間
4番目の主要なタイミングは行アクティブ化時間であり、通常はtRASに短縮されます。 これは、行を開くコマンドと、行を再度閉じるプリチャージコマンドの間の最小クロックサイクル数です。 これは、行を内部的に更新するために必要な時間です。 これは、別の、特にtRCDと重複する唯一の主要なタイミングです。 値はさまざまですが、通常はおよそtRCD + tCLですが、最大で約tRCD +（2 * tCL）の範囲になる可能性があります。
DDR4の例のtRASは38サイクルで、合計時間は23.75ナノ秒です。 DDR5の例のrRAS値は102サイクルで、合計時間は31.875ナノ秒です。
同期DRAMの歴史的に、DDR4タイミングの例に見られるように、値はtRCD+tCLに非常に近くなっています。 tRCD +（2 * tCL）シナリオは、従来、非同期DRAMに使用されていました。これは、メモリコントローラーが操作の完了に十分な時間を与える必要があるためです。 興味深いことに、DDR5は現在tRCD +（2 * tCL）の合計も使用しています。 それが規格の変更によるものなのか、それともプラットフォームが成熟するにつれて強化される初期のDDR5製品の歯が生える問題なのかは不明です。
興味深いことに、tRCD+tCLよりも低いtRASで起動できるという証拠がいくつかあります。 理論的には、これは実際には機能しないはずです。 これは、他のほとんどのタイミングと同様に、この値が最小であり、メモリコントローラが実際にはより緩いタイミングを使用することを選択しているためかどうかは不明です。 または、設定が部分的にしか安定していない場合。 主要なタイミングの中で、これは実際のパフォーマンスにほとんど影響を与えない可能性がありますが、特に現在のDDR5で見られる高い値で、ピークパフォーマンスを求めている場合は調整する価値があります。
コマンドレート
コマンドレートは、選択されたDRAMチップとそのチップで実行されたコマンドの間のサイクル数です。 この値には、CR、CMD、CPC、tCPDなどの多くの頭字語があります。 最も簡単な方法は、数値の後に「T」が続くことです。 T表記にもかかわらず、これはクロックサイクルの測定値です。
ほとんどのRAMは2Tで実行されますが、1Tで実行されるものもあります。 これは単一のクロックサイクルの差であり、ナノ秒未満であるため、わずかな差があります。
二次および三次タイミング
変更できる他の多くの二次および三次タイミングがあります。 ただし、そうすることは非常に複雑です。 経験豊富なメモリオーバークロッカーでさえ、安定した設定でダイヤルするのに1日以上かかる場合があります。 調整が簡単なものもあれば、より大きな影響を与えるものもあります。 たとえば、tREFIとtRFCです。 これらは、メモリーセルがリフレッシュされる頻度とリフレッシュプロセスにかかる時間を制御します。 リフレッシュプロセス中、バンクはそれ以外の場合はアイドル状態になっている必要があります。 したがって、リフレッシュ間のギャップをできるだけ大きくし、リフレッシュ期間をできるだけ短くすることは、RAMがより長い時間機能できることを意味します。
これらの値を調整すると、RAM構成のバンク数が不十分な場合に特定の値が表示されます。 これらの値を間違えると、セルが十分な頻度で更新されないため、大規模なメモリ破損エラーが発生することを理解することが重要です。 これらの設定はRAM温度の影響も受けます。これは、セル内の電荷が減衰する速度、つまりリフレッシュが必要な頻度に直接影響するためです。
メモリコントローラーの比率
最近の世代のCPUでは、メモリコントローラーの比率を構成できます。 これは通常、ギア1、2、および4として知られています。 Gear 1は、メモリコントローラーをメモリと1：1の比率で実行します。 ただし、これにより3600MTを超える過剰な消費電力が発生し、システムの安定性に影響を及ぼします。 レイテンシーをいくらか増やすために、Gear 2に切り替えると、メモリコントローラーがメモリの半分の速度で1：2の比率で実行されます。 これは、最終的には約4400MT以上のメリットしか提供しません。 ギア1の方が優れていますが、ギア2はより高速で安定性を提供できます。
これはDDR4RAMにとって重要ですが、DDR5 RAMは、起動が速いため、現在常にGear2で実行されます。 現在は不要ですが、テクノロジーが十分に成熟していないため、Gear 4はメモリコントローラーをメモリと1：の比率で操作し、速度は1/4になります。 繰り返しますが、これは高速でのみ必要です。 ただし、ハードウェアがまだ存在しないため、この切り替えがどこにあるかは正確には不明です。
結論
RAMタイミングは、システムRAMに驚くべき構成可能性を提供します。 ただし、フルRAMのオーバークロックに入ると、それらは深いうさぎの穴にもなります。 XMP規格では、ほとんどのメリットを簡単に享受できるように、メモリメーカーがJEDEC規格以外の推奨タイミングを指定できるようにしています。 これにより、ほぼプラグアンドプレイの実装で追加のパフォーマンスを提供できます。
場合によっては、XMPプロファイルがデフォルトで有効になります。 それでも、BIOSで手動で選択する必要がある場合がよくあります。 これにより、ベンダーが推奨するより高い速度が自動的に適用され、ベンダーがテストした設定にタイミングが厳しくなります。 RAMのタイミングを構成する場合は、RAMのタイミングとその機能を理解することが不可欠です。