歴史的に、CPUは、非公式の「ムーアの法則」に従ってパフォーマンスを急速に向上させてきました。 ムーアの法則は、プロセッサ内のトランジスタの数、つまりプロセッサの処理能力が約2年ごとに2倍になるという観察結果です。
ムーアの法則は、1965年に最初に制定されて以来、何十年にもわたってほぼ一貫して保持されていました。これは主に、プロセッサメーカーがトランジスタの小型化を継続的に進めているためです。 プロセッサのトランジスタサイズを縮小すると、より多くのトランジスタをより小さなスペースに収めることができ、より小さなコンポーネントの方が電力効率が高くなるため、パフォーマンスが向上します。
ムーアの法則は死んでいます
しかし現実的には、ムーアの法則が永遠に続くことはありませんでした。コンポーネントが小さくなるほど、コンポーネントを縮小することがますます難しくなるからです。 2010年以降、14ナノメートルおよび10ナノメートルのスケール（100億分の1メートル）で、プロセッサメーカーは物理的に可能なことの限界に直面し始めています。 プロセッサメーカーは、プロセスサイズを10 nm未満に縮小し続けることに本当に苦労していますが、2020年の時点で、いくつかの7 nmチップが利用可能であり、5nmチップは設計段階にあります。
プロセスの縮小の欠如に対処するために、プロセッサメーカーは、プロセッサのパフォーマンスを向上させ続けるために他の方法を使用する必要がありました。 これらの方法の1つは、単に大きなプロセッサを作成することです。
収率
このような非常に複雑なプロセッサを作成する際の問題の1つは、プロセスの歩留まりが100％ではないことです。 製造されたプロセッサの中には、製造時に単に故障していて、廃棄する必要があるものがあります。 より大きなプロセッサを作成する場合、より大きな領域は、各チップに欠陥があり、それを廃棄する必要がある可能性が高いことを意味します。
プロセッサはバッチで作成され、単一のシリコンウェーハ上に多くのプロセッサが搭載されています。 たとえば、これらのウェーハにそれぞれ平均20個のエラーが含まれている場合、ウェーハあたり約20個のプロセッサを廃棄する必要があります。 小さなCPU設計では、たとえば1枚のウェーハ上に100個のプロセッサが存在する可能性があります。 20を失うことは素晴らしいことではありませんが、80％の利回りは有益であるはずです。 ただし、より大きな設計では、1つのウェーハに多くのプロセッサを搭載することはできず、おそらく50台のより大きなプロセッサしかウェーハに搭載できません。 これらの50のうち20を失うことは、はるかに苦痛であり、利益を生む可能性ははるかに低くなります。
注：この例の値は、デモンストレーションの目的でのみ使用されており、必ずしも実際の歩留まりを表すものではありません。
チップレット
この問題に対処するために、プロセッサメーカーは、機能とコンポーネントの一部を1つ以上の個別のチップに分離しましたが、それらは全体的に同じパッケージのままです。 これらの分離されたチップは、単一のモノリシックチップよりも小さく、「チップレット」として知られています。
個々のチップレットは、同じプロセスノードを使用する必要はありません。 同じパッケージ全体に7nmベースと14nmベースの両方のチップレットを含めることは完全に可能です。 別のプロセスノードを使用すると、より大きなノードを作成するのが簡単になり、テクノロジーの最先端が少ないため、一般的に歩留まりが高くなるため、コストを節約できます。
ヒント：プロセスノードは、使用されているトランジスタのスケールを指すために使用される用語です。
たとえば、AMDの第2世代EPYCサーバーCPUでは、CPUプロセッサコアは8つの別々のチップレットに分割され、それぞれが7nmプロセッサノードを使用します。 個別の14nmノードチップレットは、チップレットとCPUパッケージ全体のI / Oまたは入力/出力を処理するためにも使用されます。
Intelは、将来のCPUのいくつかを2つの別々のCPUプロセッサチップを持つように設計しており、それぞれが異なるプロセスノードで実行されます。 アイデアは、古いラーダーノードをより低い電力要件のタスクに使用でき、新しいより小さなノードのCPUコアを最大のパフォーマンスが必要なときに使用できるということです。 分割処理ノードを使用した設計は、10nmプロセスで許容可能な歩留まりを達成するのに苦労しているIntelにとって特に役立ちます。