パイプラインバーストキャッシュは、データを可能にするL2キャッシュとも呼ばれるセカンダリキャッシュです。 メモリからフェッチされるデータを3クロック全体に分散させることにより、はるかに高速に転送されます サイクル。 これは、スーパースカラーアーキテクチャを使用するマイクロプロセッサの重要な部分ですが、機能するには、SDRAMと呼ばれる特定のマッチングおよび同期タイプのRAMが必要です。
Technipagesがパイプラインバーストキャッシュについて説明
このタイプのRAMは、チップがマイクロプロセッサのクロックと同期できるため、クロックサイクルを簡単に測定および追跡できるRAMです。 このような3つのサイクルに分散することで、最初はわずかな遅延が発生しますが、それが完了すると、キャッシュはリクエストをキューに入れ、 その後のフェッチ要求は1サイクルしかかかりません。つまり、全体として、L2がない場合よりもはるかに高速に実行されます。 キャッシュ。
パイプラインバーストキャッシュはバーストモード転送もサポートします– SDRAMチップを利用することにより、パイプラインは また、プロセッサがその行の最初のアイテムを要求したときに、キャッシュコンテンツのグループまたは行を一度に配信します。 グループ。 これは、他のすべてが基本的にプリロードされており、各アイテムを手動で具体的に要求する必要がある場合よりもはるかに高速に利用できることを意味します。 事実上、パイプラインバーストキャッシュの導入と使用により、プロセッサの待機時間が短縮され、キャッシュメモリ操作が増加します。
L2キャッシュは通常、前述のバーストモードと標準のパイプラインモードの2つのモードのいずれかで機能します。 情報はバースト作成でのみプリフェッチできますが、パイプラインモードでは、キャッシュはそのコンテンツをキャッシュとRAMの両方で利用できるようにします。
パイプラインバーストキャッシュの一般的な使用法
- パイプラインバーストキャッシュは、プロセッサの待機時間を短縮するように設計されています。
- スーパースカラーセットアップ内では、パイプラインバーストキャッシュはSDRAMとの組み合わせでのみ機能します。
- パイプラインバーストキャッシュを備えたCPUアーキテクチャは、システムによるデータのフェッチを大幅に高速化できます。
パイプラインバーストキャッシュの一般的な誤用
- プロセッサのパイプラインバーストキャッシュは、パイプラインシステムのバックアップであり、問題が発生してデータが「バースト」しなくなったときにアクティブになります。