역사적으로 CPU는 비공식적인 "무어의 법칙"에 따라 성능을 빠르게 향상시켰습니다. 무어의 법칙은 프로세서의 트랜지스터 수, 즉 프로세서의 처리 능력이 대략 2년마다 두 배로 증가한다는 관찰입니다.
무어의 법칙은 1965년 처음 제기된 이후 수십 년 동안 꽤 일관되게 유지되었는데, 주로 프로세서 제조업체가 트랜지스터를 얼마나 작게 만들 수 있는지 지속적으로 발전했기 때문입니다. 프로세서 트랜지스터 크기를 줄이면 더 많은 트랜지스터가 더 작은 공간에 들어갈 수 있고 더 작은 구성 요소가 더 전력 효율적이기 때문에 성능이 향상됩니다.
무어의 법칙은 죽었다
그러나 현실적으로 무어의 법칙은 영원히 유지되지 않을 것입니다. 부품이 작아질수록 수축이 점점 더 어려워지기 때문입니다. 2010년부터 14 및 10나노미터 규모(100억분의 1미터)에서 프로세서 제조업체는 물리적으로 가능한 한계에 도전하기 시작했습니다. 프로세서 제조업체는 2020년 현재 일부 7nm 칩을 사용할 수 있고 5nm 칩이 설계 단계에 있지만 프로세스 크기를 10nm 미만으로 계속 줄이기 위해 정말 고심했습니다.
프로세스 축소 부족을 방지하기 위해 프로세서 제조업체는 프로세서 성능을 계속 향상시키기 위해 다른 방법을 사용해야 했습니다. 이러한 방법 중 하나는 단순히 더 큰 프로세서를 만드는 것입니다.
생산하다
이처럼 엄청나게 복잡한 프로세서를 만들 때의 문제 중 하나는 프로세스의 수율이 100%가 아니라는 것입니다. 만들어진 프로세서 중 일부는 만들어졌을 때 단순히 결함이 있어 폐기해야 합니다. 더 큰 프로세서를 만들 때 더 큰 영역은 각 칩에 폐기해야 하는 결함이 있을 가능성이 더 높다는 것을 의미합니다.
프로세서는 단일 실리콘 웨이퍼에 많은 프로세서가 있는 배치로 만들어집니다. 예를 들어 이러한 웨이퍼에 평균 20개의 오류가 포함되어 있으면 웨이퍼당 대략 20개의 프로세서를 폐기해야 합니다. 작은 CPU 설계에서는 단일 웨이퍼에 수백 개의 프로세서가 있을 수 있습니다. 20을 잃는 것은 좋지 않지만 80%의 수익률은 수익성이 있어야 합니다. 그러나 더 큰 디자인을 사용하면 단일 웨이퍼에 많은 프로세서를 넣을 수 없으며 웨이퍼에 맞는 더 큰 프로세서는 50개뿐입니다. 이 50개 중 20개를 잃는 것은 훨씬 더 고통스럽고 수익성이 훨씬 낮습니다.
참고: 이 예의 값은 데모 목적으로만 사용되며 실제 수율을 나타내는 것은 아닙니다.
칩렛
이 문제를 해결하기 위해 프로세서 제조업체는 전체 패키지가 동일하지만 일부 기능과 구성 요소를 하나 이상의 개별 칩으로 분리했습니다. 이러한 분리된 칩은 단일 모놀리식 칩보다 작으며 "칩렛"으로 알려져 있습니다.
각 개별 칩렛은 동일한 프로세스 노드를 사용할 필요조차 없습니다. 동일한 전체 패키지에 7nm 및 14nm 기반 칩렛을 모두 사용할 수 있습니다. 다른 프로세스 노드를 사용하면 더 큰 노드를 만드는 것이 더 쉽고 기술이 덜 최첨단이기 때문에 일반적으로 수율이 더 높기 때문에 비용을 절감하는 데 도움이 될 수 있습니다.
팁: 프로세스 노드는 사용 중인 트랜지스터의 규모를 나타내는 데 사용되는 용어입니다.
예를 들어 AMD의 2세대 EPYC 서버 CPU에서 CPU 프로세서 코어는 각각 7nm 프로세서 노드를 사용하는 8개의 개별 칩렛으로 분할됩니다. 별도의 14nm 노드 칩렛은 칩렛과 전체 CPU 패키지의 I/O 또는 입/출력을 처리하는 데도 사용됩니다.
인텔은 미래의 CPU 중 일부를 2개의 개별 CPU 프로세서 칩을 갖도록 설계하고 있으며, 각 칩은 서로 다른 프로세스 노드에서 실행됩니다. 아이디어는 더 낮은 전력 요구 사항을 가진 작업에 구형 라더 노드를 사용할 수 있고 최대 성능이 필요할 때 더 새로운 소형 노드 CPU 코어를 사용할 수 있다는 것입니다. 분할 처리 노드를 사용하는 설계는 10nm 공정에서 수용 가능한 수율을 달성하기 위해 고군분투한 Intel에 특히 도움이 될 것입니다.