من الناحية التاريخية ، زادت وحدات المعالجة المركزية من الأداء بسرعة وفقًا "لقانون مور" غير الرسمي. قانون مور هو ملاحظة مفادها أن عدد الترانزستورات في المعالجات ، وبالتالي قوة المعالجة للمعالجات ، يتضاعف كل عامين تقريبًا.
ظل قانون مور ثابتًا إلى حد كبير لعقود منذ طرحه لأول مرة في عام 1965 ، ويرجع ذلك أساسًا إلى قيام مصنعي المعالجات بإحداث تطورات مستمرة في مدى صغر حجمهم في صنع الترانزستورات. يؤدي تقليص حجم ترانزستور المعالج إلى زيادة الأداء لأن المزيد من الترانزستورات يمكن أن تلائم مساحة أصغر ولأن المكونات الأصغر تكون أكثر كفاءة في استخدام الطاقة.
مات قانون مور
على الرغم من ذلك ، من الناحية الواقعية ، لن يستمر قانون مور أبدًا إلى الأبد ، حيث يصبح من الصعب والأصعب تقليص المكونات كلما صغر حجمها. منذ عام 2010 ، بمقياس 14 و 10 نانومتر - أي 10 أجزاء من المليارات من المتر - بدأ مصنعو المعالجات في الوصول إلى حافة ما هو ممكن ماديًا. لقد كافح مصنعو المعالجات حقًا لمواصلة تقليص حجم العملية إلى أقل من 10 نانومتر ، على الرغم من توفر حوالي 7 نانومتر وشرائح 5 نانومتر في مرحلة التصميم اعتبارًا من عام 2020.
لمكافحة نقص انكماش العملية ، كان على مصنعي المعالجات استخدام طرق أخرى لمواصلة زيادة أداء المعالج. إحدى هذه الطرق هي ببساطة صنع معالجات أكبر.
أثمر
تتمثل إحدى المشكلات المتعلقة بإنشاء معالج معقد بشكل لا يصدق مثل هذا في أن عائد العملية ليس بنسبة 100٪. بعض المعالجات التي تم تصنيعها تكون معيبة ببساطة عند تصنيعها وتحتاج إلى التخلص منها. عند إنشاء معالج أكبر ، تعني المساحة الأكبر أن هناك فرصة أكبر لكل شريحة لحدوث عيب يتطلب التخلص منها.
تُصنع المعالجات على دفعات ، مع العديد من المعالجات على رقاقة سيليكون واحدة. على سبيل المثال ، إذا كانت هذه الرقائق تحتوي على 20 خطأ في المتوسط لكل منها ، فسيكون من الضروري التخلص من 20 معالجًا لكل رقاقة تقريبًا. مع تصميم صغير لوحدة المعالجة المركزية يمكن أن يكون هناك ، على سبيل المثال مائة معالج على رقاقة واحدة ؛ خسارة 20 ليست كبيرة ، ولكن يجب أن يكون العائد 80٪ مربحًا. مع التصميم الأكبر ، لا يمكنك احتواء العديد من المعالجات على رقاقة واحدة ، ربما فقط 50 معالجًا أكبر يتم تركيبها على رقاقة. خسارة 20 من هؤلاء الـ 50 أمر مؤلم بدرجة أكبر ويقل احتمال أن تكون مربحة.
ملاحظة: تُستخدم القيم الواردة في هذا المثال لأغراض التوضيح فقط وليست بالضرورة ممثلة لعوائد العالم الحقيقي.
شيبليتس
لمكافحة هذه المشكلة ، قامت الشركات المصنعة للمعالج بفصل بعض الوظائف والمكونات في شريحة منفصلة واحدة أو أكثر ، على الرغم من بقائها في نفس الحزمة الإجمالية. هذه الرقائق المنفصلة أصغر من شريحة أحادية متجانسة وتعرف باسم "Chiplets".
لا تحتاج كل شريحة فردية حتى إلى استخدام نفس عقدة العملية. من الممكن تمامًا أن يكون لديك كل من الألواح الخشبية القائمة على 7 نانومتر و 14 نانومتر في نفس الحزمة الإجمالية. يمكن أن يساعد استخدام عقدة عملية مختلفة في توفير التكاليف ، حيث أنه من الأسهل إنشاء عقد أكبر وتكون الغلات أعلى بشكل عام نظرًا لأن التكنولوجيا أقل حداثة.
نصيحة: عقدة العملية هي المصطلح المستخدم للإشارة إلى مقياس الترانزستورات المستخدمة.
على سبيل المثال ، في الجيل الثاني من وحدات المعالجة المركزية لخادم EPYC من AMD ، يتم تقسيم أنوية معالج وحدة المعالجة المركزية عبر ثمانية شرائح منفصلة ، كل منها يستخدم عقدة المعالج 7 نانومتر. يتم أيضًا استخدام شريحة عقدة منفصلة بحجم 14 نانومتر لمعالجة الإدخال / الإخراج ، أو الإدخال / الإخراج من الشرائح وحزمة وحدة المعالجة المركزية الشاملة.
تقوم Intel بتصميم بعض وحدات المعالجة المركزية المستقبلية الخاصة بها بحيث تحتوي على شريحتين منفصلتين لمعالج وحدة المعالجة المركزية ، تعمل كل واحدة منهما على عقدة عملية مختلفة. الفكرة هي أنه يمكن استخدام العقدة الأقدم في المهام التي تتطلب طاقة أقل ، في حين يمكن استخدام نوى وحدة المعالجة المركزية الأحدث الأصغر عند الحاجة إلى الحد الأقصى من الأداء. سيكون التصميم باستخدام عقدة معالجة مقسمة مفيدًا بشكل خاص لشركة Intel التي كافحت لتحقيق عوائد مقبولة لعملية 10 نانومتر